大家好，我是海瑞航天的武鹏，欢迎大家来到海瑞课堂和我们一起学习MIL-PRF-38535这门课程。上一次我们说到了芯片的2D封装、单芯片封装的两种主要类型——THT和SMT，并介绍了与其相关的典型封装样式和多芯片封装结构，接下来我们谈谈芯片的3D封装。

  3D封装 

       电子产品的趋势是更小、更薄、更轻。多年来，IC芯片的尺寸显著减小，电子封装也经历了各种设计修改和改进。电子工业的一个焦点一直集中在封装的硅效率上。硅效率定义为硅芯片面积与封装面积之比。100%硅效率封装具有与硅芯片相同的安装面积（占地面积）。

       多年来，电子行业通过改变封装设计来改进单芯片 2D 封装的封装尺寸和硅利用率。例如，与传统封装（如 TSOP）相比，CSP 可提供更高的硅利用率。还设计了二维多芯片模块 (2D MCM) 以提高硅利用率和器件性能。相比之下，典型的 CSP 可以将封装占位面积减少到 TSOP 的 57%，而 2D MCM 封装占位面积则减少到 TSOP的 62%。

       尽管 2D 封装设计有所改进，但当今竞争激烈的电子市场，尤其是手持和便携式电子行业，需要进一步提高硅效率、减小封装尺寸和设备性能。创新的3D封装设计已成为实现更小封装尺寸和更高设备性能的解决方案。

       在 3D 封装中，多个芯片可以垂直或水平（并排）堆叠，从而允许使用第三维（z 轴）进行电气互连。这导致硅效率的显著提高（超过 100%）。此外，3D 封装提供了改进的设备性能。3D 封装中堆叠 IC 芯片之间的互连路径更短，可以加快信号传输速度，进而提高性能。3D封装设计可分为三大类：堆叠芯片、堆叠封装和折叠封装。3D封装还可以根据组装工艺进一步分为晶圆级和芯片级封装。

  堆叠封装（Stacked die） 

       堆叠芯片封装是 3D 封装，其中IC芯片堆叠并互连。堆叠芯片封装可以是芯片级或晶圆级封装。在晶圆级封装中，封装过程的部分或全部部分发生在晶圆上。在芯片级封装中，晶圆被切割，所有的封装过程都在IC芯片上进行。 

3D 芯片级封装 

       来自 IrvineSensors的早期 3D 堆叠芯片设计是垂直于支撑基板的并排堆叠芯片，如图9（图9：水平堆叠晶片设计）所示。芯片在它们的表面上粘合在一起，并在同一接入平面上沿一个边缘互连。这种早期设计的一个缺点是由于单一平面的可访问性而限制了互连区域。Thomson-CSF的另一个3D封装设计是垂直或平行于PCB的堆叠管芯，其中除基板侧以外，所有管芯面均可用于互连。图10~12 显示了导线互连和芯片堆叠设计的俯视图和侧视图。

图9：水平堆叠晶片设计

图10：通过布线互联的3D包装设计  （顶视图）

图11：通过布线互联的3D包装设计  （A侧视图）

图12：通过布线互联的3D包装设计  （B侧视图）

       图13 显示了汤姆逊法的3D封装过程。芯片堆叠并通过引线键合互连到中介层框架。然后用诸如环氧树脂的热固性树脂封装堆叠组件。接下来，切割封装组件以暴露导线横截面。然后将表面金属化以进行3D互连。这种3D封装方法被称为Thomson方法，该封装被称为“垂直多芯片模块”（MCM-V）。

 图13：采用汤姆逊方法的3D灌封过程

       在图13所示的3D封装和互连设计中，主要关注的问题之一是屏蔽金属化之间的潜在寄生电容和金属化防护层。由于寄生电容与接触面的金属化表面积成正比，因此最直接的解决方案是减少接触面的表面积。然后将凹槽切入封装面，垂直于该面，直到导体边缘，然后进行金属化。这种方法显著减少了接触面的金属化表面积，从而降低了寄生电容。金属化凹槽可以设计成各种形状，如图14所示。

图14 3D封装设计中各种形状的互连金属化槽：(a)矩形；(b) V形；(c) 环形

       芯片组还可以使用 TAB 互连。图15（a）显示了松下电气的3D封装设计，其中TAB引线用于垂直堆叠的 IC 芯片。图15（b）显示了德州仪器使用的另一种堆叠设计，其中 IC 芯片并排堆叠并使用 TAB 引线互连到基板。

图15 使用 TAB 的同构芯片堆叠设计（a）由松下电气设计的垂直堆叠设计方案（b）由德州仪器设计的水平堆叠设计方案

       除了提到的同质芯片堆叠设计之外，还有非同质堆叠设计，其中芯片尺寸可能不同，且堆叠区域可能不对齐。两种非均匀堆叠设计如图16所示。图16(a)中的堆叠被称为“汉诺塔”设计，其中芯片尺寸逐渐减小，垂直堆叠，并引线键合到相邻芯片。图16(b)显示了芯片区域未对齐的交叉键合堆叠。

图16 非同构芯片堆叠设计：(a) 伸缩式或“汉诺塔式”设计；(b) 交叉粘合设计

       另一种称为聚合物芯片(CIP) 的 3D 封装设计包括将 IC 芯片堆叠和嵌入薄膜/聚合物矩阵中，并使用通孔互连。图17显示了一个 CIP 封装，其中五个存储芯片堆叠并嵌入聚合物矩阵中。

图17 聚合物封装设计

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       文章中部分内容及图例引自：EncapsulationTechnologies for Electronic Applications 作者：HalehArdebili, Michael Pecht